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Synopsys Design Compiler(Synthesis) 2018.06 SP1 Linux64

Synopsys发布了最新版Design Compiler综合解决方案——Synthesis Tools。新版本扩展了拓扑技术,以加速采用先进低功耗和测试技术的设计收敛,帮助设计人员提高生产效率和 IC 性能。
DC(Design Compiler)是Synopsys的逻辑综合优化工具,它根据设计描述和约束条件自动综合出一个优化了的门级电路。它可以接受多种输入格式,如硬件描述语言、原理图和网表等,并产生多种性能报告,在缩短设计时间的同时提高读者设计性能。
拓扑技术可帮助设计人员正确评估芯片在综合过程中的功耗,在设计早期解决所有功耗问题。此外,还支持 Synthesis Tools中新的测试压缩技术,在实现高质量测试的同时,减少测试时间和测试数据量超过 100 倍,并减少后续物理实现阶段由于测试电路带来的可能的布线拥塞。
拓扑技术使综合的实现结果和物理实现的结果具有紧密的一致性,这避免了在实现设计收敛过程中的在 RTL 综合和物理布局之间的耗时反复。Design Compiler 与 Galaxy? 设计平台物理设计解决方案共享技术和架构,可以实现 RTL 到 GDSII 过程的一致和高度可预测性。
Design Compiler采用了多项创新综合技术,如自适应retiming和功耗驱动门控时钟,性能较以前版本平均提高 8%,面积减少 4%,功耗降低 5%。


Synopsys Design Compiler(Synthesis) 2018.06 SP1 Linux64 (综合解决方案) | 670 Mb

Synopsys’ Design Compiler family of products in the Galaxy Implementation Platform maximizes your productivity with its complete solution for RTL synthesis and test, Design Compiler Graphical, uses advanced optimizations and shared technology with IC Compiler place-and-route to deliver best in class quality of results for your most challenging designs at all process nodes. In addition, it enables RTL designers to predict, visualize and alleviate routing congestion and to perform floorplan exploration prior to physical implementation. Design Compiler Graphical also produces physical guidance to IC Compiler that tightens timing and area correlation and speeds-up placement runtimes. Design Compiler Graphical is built upon DC Ultra synthesis that concurrently optimizes for timing, area, power and test and includes topographical technology to reduce costly design iterations. And DC Explorer enables early RTL and floorplan exploration to accelerate development of high quality RTL and constraints leading to faster synthesis, and place-and-route.

Language: English
Operating Systems: RHEL 5.x-7.x 64Bit

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